SBL2-0032 MR6929.2179

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在布局与绕线之前，我们无法准确得知P到C1和C2的讯号延迟时间，仅能先做个预估。图十五的network latency及上文提到的Uncertainty就是用来做此种预估的。先假设我们拥有某种完美的布局与绕线软体可以让Clock输入端点P到所有 Flip-Flop的Clock输入端的讯号延迟时间一模一样，那么我们只要知道这个讯号延迟时间就可以得到Clock讯号到达C1和C2的时间点了。这个讯号延迟时间可以藉由电路特性（如预估面积大小，Flip-Flop数目等）来做预估，而这个预估值就是所谓的network latency。如果这种完美的软体存在的话，那Clock的上升缘到达C1和C2的时间点就可以由Latency（source latency + network latency）计算出来。

很不幸的，世界上没有这么完美的软体，在布局与绕线后Clock输入端点P到所有Flip-Flop的Clock输入端的讯号延迟时间不会完全一样。也就是说Clock的某个上升缘不会同时到达C1和C2。因此我们要对上述的预估值做些修正，加入Uncertainty的描述来定义Clock上升缘左右移动的可能范围。在图十六中，Uncertainty为1个时间单位，所以Clock个上升缘会在时间点3（因为 Latency为3）左右1时间单位范围内（也就是时间点2到时间点4）到达C1，。第二个上升缘则会在时间点12到14的范围内到达C2。

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