FI-63/4/03-B

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上面的物理器件视图通常很有用，但对于理解设计中不同的时序路径细节来说，其它表示方式也同样有用。一种基于原理图技术的视图如图6所示。

在这一时序路径视图中，很容易看出数据路径中的逻辑层次数，并了解时序路径如何穿越设计层次中的不同部分。还可以逐渐放大显示的原理图，显示其它逻辑连接到构成本路径的单元的情况。

以设计为中心，而非工具

通过同一设计问题的多种视图，设计师能够以不同的方式考虑时序问题，并定制针对问题的适合的解决方案。当所有这些观察点都集成在单个设计环境中时，在不同视图之间的切换就只需点击一下鼠标就可以了。有时还可以将多个视图并列显示，如图7所示。

提供有意义的中间结果

在FPGA设计过程的中间，运行多个实施是很平常的。对于有大量时序要求的大型设计来说，能够检查中间结果是很有用的。通过方便的方法暂停、检测和恢复实施过程，设计师可以在设计编译的过程中获得更好的设计可视性，如图8所示。

想象一下，过度的时序约束可能需要更多时间才能够完成设计实施的布局和布线阶段。通过暂停流程，有些设计师可能认为设计时序已经“足够接近”， 从而可以将设计提交到实验室继续进行功能调试。同时，做完这一步后，还可以恢复布局布线，继续进行优化处理以满足终时序要求。

更重要的是，通过检查中间结果，设计师可以更快地确定是否存在任何时序关键区域并尽早采取行动。

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