6ES7138-4CB10-0AB0

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在「什么是STA」段落的例子中，为了方便说明，我们并没有把逻辑闸和逻辑闸间的连线延迟（Interconnect Delay）考虑在内。事实上，许多DSM IC设计之时序表现是由连线延迟主导的，其重要性不容我们忽视。

连线延迟依照布局与绕线（P&R）前后有不同的考量。在布局与绕线前，元件在晶片中摆放的位置尚未确定，所以连线延迟是一个预估值。而在布局与绕线之后，连线延迟则是根据实际绕线计算出来的。对布局与绕线之前的连线延迟，通常是用Wireload Model来预估。Wireload Model根据晶片面积的预估大小及连线驱动元件数目（Fan-out）的多寡来决定连线的电阻和电容值，STA软体则利用这些电阻电容值计算出连线延迟。在布局与绕线之后，可以利用电阻电容萃取（RC Extraction）软体将绕线图形转换成实际的电阻电容电路，然后贴回（Back-annotate）STA软体计算连线延迟。

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